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資料の状態
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| No. |
資料番号 |
資料種別 |
請求記号 |
配架場所 |
状態 |
貸出
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| 1 |
0007392772 | 図書一般 | 007.6/ｿﾜ06/ | 書庫 | 貸出可 |
○ |
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書誌情報サマリ
| タイトル |
コンピュータアーキテクチャ
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| 人名 |
曽和 将容／著
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| 人名ヨミ |
ソワ マサヒロ |
| 出版者・発行者 |
コロナ社
|
| 出版年月 |
2006.7 |
書誌詳細
この資料の書誌詳細情報です。
| 書誌種別 |
図書 |
| タイトル |
コンピュータアーキテクチャ |
| 並列タイトル |
Textbook on Computer Architecture |
| シリーズ名 |
コンピュータサイエンス教科書シリーズ |
| シリーズ番号 |
6 |
| タイトルヨミ |
コンピュータ アーキテクチャ |
| シリーズ名ヨミ |
コンピュータ サイエンス キョウカショ シリーズ |
| シリーズ番号ヨミ |
6 |
| 人名 |
曽和 将容／著
|
| 人名ヨミ |
ソワ マサヒロ |
| 出版者・発行者 |
コロナ社
|
| 出版者・発行者等ヨミ |
コロナシャ |
| 出版地・発行地 |
東京 |
| 出版・発行年月 |
2006.7 |
| ページ数または枚数・巻数 |
9,218p |
| 大きさ |
21cm |
| 価格 |
￥２８００ |
| ISBN |
4-339-02706-5 |
| 注記 |
文献:p203〜205 |
| 分類記号 |
007.6
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| 件名 |
コンピュータ
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| 内容紹介 |
初学者にコンピュータの原理や基本的な考え方を提供する入門書。自ら考えることによって、プロセッサの命令セットの設計やアーキテクチャの設計、新方式コンピュータの提案などができる人材に育つことを意図して構成する。 |
| 著者紹介 |
名古屋大学大学院博士課程修了(電気電子専攻)。工学博士。電気通信大学教授。 |
| 言語区分 |
jpn |
| タイトルコード |
1009810867967 |
| 目次 |
1 コンピュータ入門 |
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1.1 コンピュータの概要／1.2 コンピュータ内言語表現／1.3 数値表現／1.4 文字コード表現(人間社会における文字の表現)／1.5 2の補数を使った加減算 |
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2 計算モデルとプログラムモデル |
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2.1 データフローモデルとコントロールフローモデル／2.2 シリアル処理とプログラムカウンタの導入／2.3 中間結果格納用高速メモリの導入／2.4 プログラムの流れ制御-分岐処理-／2.5 命令間の従属性とプログラミング／2.6 レジスタ計算モデルとスタック計算モデル,キュー計算モデル |
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3 プログラムの基礎 |
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3.1 コンピュータの概念／3.2 命令の種類とニモニック表現／3.3 サブルーチン処理の概念／3.4 割込みの概念／3.5 プログラムのメモリアドレス従属性／3.6 プログラムの変換／3.7 変数とメモリ構造／3.8 オペレーティングシステムとプロセッサ構造 |
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4 命令セットアーキテクチャ |
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4.1 可変長命令セットと一定長命令セット／4.2 処理データ長と表現データ長／4.3 正の整数表現と符号付き数値表現と命令セット／4.4 命令形式と命令長／4.5 命令のメモリアドレス指定方法／4.6 アドレス指定方法とプログラムのメモリアドレス従属性／4.7 プログラムのリンク |
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5 プロセッサの設計 |
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5.1 基本構造と基本動作／5.2 メモリの基本／5.3 プロセッサの設計／5.4 メモリアクセス命令の実行機構の設計／5.5 制御命令の実行機構／5.6 サブルーチンコール実行機構／5.7 割込み実行機構／5.8 プロセッサの全体構造／5.9 制御構造 |
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6 パイプライン処理 |
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6.1 パイプライン処理の原理／6.2 パイプライン処理の性能評価／6.3 パイプラインハザード／6.4 分岐予測とブランチターゲットバッファ／6.5 パイプライン処理における割込み／6.6 パイプラインプロセッサの構造 |
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7 仮想メモリ |
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7.1 マルチプログラミング実行とメモリ断片化／7.2 ページング／7.3 マルチ仮想アドレス空間による仮想メモリシステム／7.4 単一仮想アドレス空間による仮想メモリシステム |
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8 キャッシュメモリ |
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8.1 フルアソシアティブ連想メモリ／8.2 キャッシュメモリ／8.3 キャッシュメモリの性能／8.4 キャッシュメモリの階層化 |
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9 スーパスカラプロセッサ |
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9.1 プログラム内の従属性と並列性／9.2 従属性の除去と並列性の増加／9.3 メモリに関する従属性／9.4 インオーダ,アウトオブオーダ発行(実行)と結果書込み／9.5 アウトオブオーダとシリアル等価性／9.6 スーパスカラプロセッサの基本構造／9.7 スーパスカラプロセッサの実行過程 |
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10 並列処理原理 |
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10.1 並列プログラム構造とコンピュータ構造の関係／10.2 タスクグラフとクリティカルパス／10.3 クリティカルパス法によるタスクスケジューリング／10.4 CP/MISF法によるタスクスケジューリング／10.5 並列コンピュータの分類と基本性能／10.6 並列コンピュータの構造／10.7 同期機構 |
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付録 |
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A.1 演算回路／A.2 マルチプレクサとデマルチプレクサ／A.3 レジスタ回路／A.4 メモリ／A.5 バス／A.6 外部入出力装置／A.7 通信インタフェース／A.8 性能評価等／A.9 コンピュータ方式／A.10 MIPS命令セット例／A.11 コンピュータの歴史 |
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引用・参考文献 |
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演習問題解答 |
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索引 |
目次
内容細目
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