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資料の状態
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No. |
資料番号 |
資料種別 |
請求記号 |
配架場所 |
状態 |
貸出
|
1 |
0010404549 | 図書一般 | 549.7/ハン11/ | 2F自然 | 貸出可 |
○ |
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書誌情報サマリ
タイトル |
RTL設計スタイルガイド Verilog HDL編
|
人名 |
半導体理工学研究センター/監修
|
人名ヨミ |
ハンドウタイ リコウガク ケンキュウ センター |
出版者・発行者 |
培風館
|
出版年月 |
2011.6 |
書誌詳細
この資料の書誌詳細情報です。
書誌種別 |
図書 |
タイトル |
RTL設計スタイルガイド Verilog HDL編 |
サブタイトル |
LSI設計の基本 |
タイトルヨミ |
アールティーエル セッケイ スタイル ガイド Verilog HDLヘン |
サブタイトルヨミ |
エルエスアイ セッケイ ノ キホン |
人名 |
半導体理工学研究センター/監修
|
人名ヨミ |
ハンドウタイ リコウガク ケンキュウ センター |
出版者・発行者 |
培風館
|
出版者・発行者等ヨミ |
バイフウカン |
出版地・発行地 |
東京 |
出版・発行年月 |
2011.6 |
ページ数または枚数・巻数 |
1冊 |
大きさ |
26cm |
価格 |
¥8800 |
ISBN |
978-4-563-06786-1 |
ISBN |
4-563-06786-1 |
注記 |
第2版 2006年刊の改訂 |
分類記号 |
549.7
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件名 |
集積回路
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内容紹介 |
日本の半導体ベンダや電子機器メーカが自社内で適用している論理回路設計ルールを一般化し、業界の標準となるように規定。IP記述基準としてハードウェア記述言語によるRTL設計を進めるための設計スタイルを定義する。 |
言語区分 |
JPN |
タイトルコード |
1009811443616 |
目次
内容細目
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